1、硬件设计指导 Ref Clock Source*请注意搭配Y3所使用的晶振规格,ESR串联等效阻抗要小于60ohm,频偏误差+/幻腾寂埒- 1010ppm ppm,及本体内部负载电容提供如下三组相对应匹配值。*当U7使用2.8V或3.3V电压,则固定值 R13=470R, R10=560K, R12=100R
2、硬件设计指导 Crystal Clock*请注意当 AP6181/AP6330搭配搭配Y3所使用的晶振规格 ,ESR串联等效阻抗要 小于 60ohm,频偏误差+/-10ppm,及本体内部负载电容提供如下三组相对应匹配值.
3、硬件设计指导 SDIO*连接HOST CPU端与模块端之SDIO布线需尽可能等长及平行。 另外SDIO布线须避免靠近电源布线或CLK布线。*模块下一层需全面铺地,禁止电源布线或CLK布线从模块下缘或下一层穿越。
4、硬件设计指导 Power*在电源布线方面，请以铺铜之方 式来走线，若不行，走线线宽大于14mil。*模块的 模块的VBAT与与VDDIO的电源脚位 的电源脚位 至少须有4.7uF的稳压电容靠近模 块，电源的稳压电容尽可能与模 块摆放至同一层面 块摆放至同一层面。如右图所示 如下图所示。*搭配模块所使用的电源电感及电 容摆放位置及走线如下图所示。 走线线宽大于14mil。
5、主板的焊盘参考设计*A.模块边框需加上白漆位置做为模块对位的位置, 白漆边框大小为 12.2*12.2mm。 *B.用机构线标出模块中心座标和规格书一样中心位置能提供给SMT厂做为模块贴片之对位坐标。 *接地脚位因面积散热传导快，建议接地点脚焊盘使用十字型接地点设 计方式以利焊接容易。
