1、这是我的工程，此处省略一万字。在做ModelSim仿真的时候出现vsim-3033错误。首先，经过Quartus编译通过，在File菜单栏-Create/Update-Create HDL Design File From Current File。
2、笔者用的是Verilog，所以生成了Verilog文件。用VHDL的童鞋自己验证……笔者没有用过VHDL……然后会在你当前的工程目录下生成一个跟你顶层文件文件名一样的V文件。例如笔者的顶层文件是BPSK.bdf，然后生成了BPSK.v。
3、然后把当前的原理图bdf文件移除该工程，然后添加刚才生成的“工程名.v”文件到拉悟有仍该工程，并设置成顶层模块。并进行编译。如图。如果出现错误，应该是你的工程中存在了两个一模一样的模块名，编译软件无法识别。解决办法就是按照刚才说的，要么移除bdf文件，要么更改bdf模块名以避免重复。这一步是整个解决方法的核心，其原理就是把bdf原理图形式转换成Verilog文件，有钻研精神的童鞋可以打开V文件看一看，实际上就是实例化了原理图中的所有的部件。
4、然后在进行ModelSim仿真，编写TestBench文件，添加测试文件，此处省略一万字，用过ModelSim的肯定都会。最后，期待已久的波形，终于显示啦！！
