1、这里我们默认您已经新建好了工程，选择【File】-【New】命令，出现以下对话框
2、选择Verilog HDL File项，单击【OK】，出现以下对话框，默认文件名为Verilog1.v
3、选择【File】-【Save As】命令，改变文件名，本实例改为exercise290与工程名一致
4、在工作区输入以下程序：module exercise2(a,b,cin,sum1,衡痕贤伎sum2,cout1,sum2,cout2); input a,b,cin; output sum1,cout1,sum2,cout2; assign sum1=a^b^cin; assign cout1=(a&&b)||(a&&cin)||(b&&cin); assign {cout2,sum2}=a+b+cin;endmodule
5、选择【Process坡纠课柩ing】-【Compiler Toor】命令，出现Compiler Toor对话框，单击Start按钮后，开始编译。编译完成后，单击Report按钮，查看编译报告如下
6、新建波形文件.vwf。
7、选择【File】-【鲍伊酷雪New】命令，出现New对话框，选择Other Files选项卡上的Vector Waveform File项。单击【OK】按钮，出现波形窗口，改名为exercise2.vwf；
8、将所列出的端口拖放到波形文件的引脚编辑区
9、功能仿真
10、在文件中设置各输入的值
11、选择【Process坡纠课柩ing】-【Simulator Tool】命令，出现Simulator Tool对话框，在Simulator mode栏中选项功能仿真模式Function。单击Generate Functional Simulation Netlist按钮，生成功能仿真网表
12、在Simulation input栏中指定.vwf输入文件的路径和文件名。然后单击【start】按钮，仿真成功后，单击OK按钮关闭信息窗口。单击【report】按钮观察功能仿真结果
13、时序仿真
14、选择【Process坡纠课柩ing】-【Simulator Tool】命令，出现Simulator Tool对话框，在Simulator mode栏中选项功能仿真模式Timing，然后单击【start】按钮，仿真成功后，单击OK按钮关闭信息窗口。单击【report】按钮观察时序仿真结果
15、选择【Processing】-【Classic Timing Analyzer Tool】命令，打开Classic Timing Analyzer Tool对话框
16、单击【start】按钮，分析成功后，单击【ok】按钮关闭信息窗，单击单击【report】按钮观察时序分析结果
17、单击【Compiler Report】窗口左侧的Timing Analyzer-tpd项，观察电路输入-输出的传输延时
18、观察编译（综合）结果
19、观察电路图：选择【Tools】-【Netlist Viewers】-【RTL Viewer】命令
20、观察时序状态机图：选择【Tools】-【Netlist Viewers】-【State Machine Viewer】命令，本例是组合逻辑，没有状态机
21、观察适配后的电路图：选择【Tools】-【Netlist Viewers】-【Technology Map Viewer】命令
22、观察映射后的电路图：选择【Tools】-【Netlist Viewers】-【State Machine Viewer（Post-Mapping）】命令
23、观察器件内部的布局布线网表，选择【Assignments】-【Timing Closure Floorplan】命令
